2025-08-26
멀티 레이어 PCB 레이아웃은 현대 전자 제품의 중추로 스마트 폰, EV, 의료 기기 및 5G 인프라에 전원을 공급하는 고성능 설계를 제공합니다. 단일 또는 더블 레이어 PCB와 달리, 다층 보드 (4–40+ 층) 스택 전도성 구리 레이어는 단열 전기 전기 전도전이있는 스택 전도성 구리 레이어를 통해 장치 크기를 40-60% 줄이면서 신호 속도 및 전력 처리를 향상시킵니다. 그러나이를 설계하려면 전문 기술의 숙달이 필요합니다. 레이어 스택 업 최적화에서 EMI 감소에 이르기까지.
Global Multi-Layer PCB 시장은 2028 년까지 850 억 달러 (Grand View Research)에 도달 할 것으로 예상되며 (Grand View Research) EVS 및 5G에 대한 수요에 의해 주도됩니다. 경쟁하기 위해 엔지니어는 신뢰성, 제조 가능성 및 성능을 보장하는 핵심 원칙을 마스터해야합니다. 이 안내서는 다층 PCB 레이아웃에 대한 필수 지식을 세분화하고 실행 가능한 전략, 데이터 중심 비교 및 미국 제조 표준에 맞게 조정 된 모범 사례를 통해 분류됩니다.
주요 테이크 아웃
1. Layer Stack-Up Design : 잘 엔지니어링 된 스택 업 (예 : 4 층 : 신호 전력 신호)은 EMI를 30% 감소시키고 25GBPS+ 경로의 신호 무결성을 향상시킵니다.
2. 지상/파워 평면 : 전용 평면은 임피던스를 50%줄이며 전압 강하 및 크로스 토크 방지 - EV 인버터 및 의료 기기의 비판.
3. 서명적 무결성 : 차동 쌍 라우팅 및 임피던스 제어 (50Ω/100Ω) 고속 설계에서 40%로 신호 반사를 절단합니다.
4.DFM 준수 : IPC-2221 규칙에 따라 제조 결함이 12%에서 3%로 줄어들어 재 작업 비용은 보드 당 $ 0.50– $ 2.00 감소합니다.
5. 시뮬레이션 도구 : 신호/열 시뮬레이터 (예 : Hyperlynx)의 조기 사용은 프로토 타이핑 전에 설계 결함의 80%를 차지합니다.
다층 PCB 디자인의 기본 사항
레이아웃으로 뛰어 들기 전에 엔지니어는 성능과 제조 가능성을 지시하는 기본 개념을 마스터해야합니다.
1. 레이어 스택 업 : 성능의 기초
스택 업 (구리 및 유전체 층의 배열)은 신호 무결성, 열 관리 및 EMI에 직접적인 영향을 미칩니다. 스택 업이 좋지 않으면 최고의 라우팅조차 쓸모가 없습니다.
| 레이어 수 | 스택 업 구성 | 주요 이점 | 일반적인 응용 프로그램 |
|---|---|---|---|
| 4 층 | 상단 신호 → 접지 → 전원 → 하단 신호 | 저렴한 비용; Crosstalk를 25% 감소 | IoT 센서, 소비자 전자 제품 |
| 6 층 | 상단 신호 → 접지 → 내부 신호 → 전원 → 접지 → 하단 신호 | 더 나은 EMI 제어; 10Gbps 신호를 지원합니다 | 산업용 컨트롤러, 미드 레인지 스마트 폰 |
| 8 층 | 신호 → 접지 → 신호 → 전력 → 전력 → 신호 → 접지 → 신호 | 고/저속 경로를 분리합니다. 28GHz 준비 | 5G 작은 세포, EV BMS |
| 10 층 | 이중 신호/접지 쌍 + 2 전력 계층 | 매우 낮은 EMI; 40Gbps 능력 | 항공 우주 항공 전자, 데이터 센터 트랜시버 |
모범 사례 : 고속 디자인 (> 10Gbps)의 경우 각 신호 레이어를 인접한 접지 평면과 쌍으로 쌍을 이루어 저임금 반환 경로를 만듭니다. 이로 인해 신호 반사는 35% 대 에어링되지 않은 층을 줄입니다.
2. 지상 및 파워 플레인 디자인
지상 및 파워 비행기는 "이후의 경우"가 아닙니다. 신호와 전력 전달을 안정화시키는 활성 구성 요소입니다.
1. 지상 비행기 :
A. 신호에 대한 균일 한 기준 전압을 제공하여 노이즈를 40%줄입니다.
B. 히트 스프레더로 활동하여 조밀 한 설계에서 구성 요소 온도를 15 ° C로 낮추십시오.
C. 다층 보드의 경우, 필요한 경우에만 분할 지상 비행기를 사용하여 (예 : 아날로그/디지털 접지를 분리) 소음을 함정하는“섬”을 생성하지 않도록하십시오.
2. 전력 평면 :
a. 부품에 안정적인 전압을 제공하여 논리 오류를 일으키는 처진을 방지합니다.
B. 지상 비행기 바로 아래의 발전기를 제재하여 "커패시터 효과"를 형성하여 EMI를 25%감소시킵니다.
C. 추적을 통해 라우팅 전원 대신 다중 전압 시스템 (예 : 3.3V 및 5V)의 여러 전력 평면을 사용하십시오. 이는 전압 감소를 60%줄입니다.
사례 연구 : TESLA 모델 3 BMS는 2 개의 지상 비행기와 3 개의 파워 평면을 사용하여 400V DC를 처리하여 4 층 디자인에 비해 전력 관련 장애가 30% 감소합니다.
3. 재료 선택 : 디자인 일치 환경
다층 PCB는 열, 전기 및 기계적 성능의 균형을 잡는 재료에 의존합니다. 잘못된 선택은 박리, 신호 손실 또는 조기 실패로 이어질 수 있습니다.
| 재료 유형 | 열전도율 (w/m · k) | 유전 상수 (DK @ 1GHz) | CTE (PPM/° C) | 가장 좋습니다 | 비용 (FR4에 비해) |
|---|---|---|---|---|---|
| FR4 (High-TG 170 ° C) | 0.3 | 4.2–4.6 | 13–17 | 소비자 전자 장치, 저전력 장치 | 1x |
| 로저스 RO4350 | 0.6 | 3.48 | 14–16 | 5G, 고주파 (28GHz+) | 5x |
| 폴리이 미드 | 0.2–0.4 | 3.0–3.5 | 15–18 | 유연한 다층 PCB (웨어러블) | 4x |
| 알루미늄 코어 (MCPCB) | 1–5 | 4.0–4.5 | 23–25 | 고출력 LED, EV 인버터 | 2x |
비판적 고려 사항 : 재료의 열 팽창 계수 (CTE)를 구성 요소 (예 : 실리콘 칩의 CTE는 2.6 ppm/° C)를 일치시킵니다. > 10 ppm/° C의 불일치는 열 응력을 유발하여 솔더 조인트 고장을 초래합니다.
구성 요소 배치 전략
구성 요소 배치는 "피팅 부품"이상의 것입니다. 열 관리, 신호 무결성 및 제조 가능성에 직접적인 영향을 미칩니다.
1. 열 관리 : 핫스팟 방지
과열은 다층 PCB 고장의 #1 원인입니다. 이 전략을 사용하여 온도를 확인하십시오.
A. 그룹 핫 구성 요소 : 고전력 부품 (예 : IGBT, 전압 조정기)을 방열판 또는 공기 흐름 경로 근처에 배치하십시오. 예를 들어, EV 인버터의 IGBT는 어레이를 통해 열에서 5mm 이내에 있어야합니다.
B. 열 바이어스 사용 : 핫 구성 요소 아래에서 0.3–0.5mm 구리로 채워진 VIA를 드릴로 내부지면으로 열을 전달하십시오. 열 VIA의 10x10 배열은 성분 온도를 20 ° C 감소시킵니다.
C.Avoid Crowding : 열 축적을 방지하기 위해 고출력 부품 사이에 2-3 배의 구성 요소 높이를 남겨 두십시오. 2W 저항은 인접한 구성 요소에서 5mm의 클리어런스가 필요합니다.
| 열 도구 | 기능 | 정확성 | 가장 좋습니다 |
|---|---|---|---|
| 플로더 | 3D 열 시뮬레이션 | ± 2 ° C | 고전력 설계 (EVS, 산업) |
| T3STER | 열 저항 측정 | ± 5% | 냉각 솔루션 검증 |
| Ansys Icepak | CFD (계산 유체 역학) | ± 3 ° C | 인클로저 수준의 열 분석 |
2. 신호 무결성 : 속도를위한 배치
고속 신호 (> 1Gbps)는 배치에 민감합니다. 심지어 작은 거리는 신호 손실을 유발할 수 있습니다.
A.Shorten 트레이스 길이 : 고속 구성 요소 (예 : 5G 모뎀, FPGA)를 서로 가깝게 배치하여 트레이스 <5cm를 유지합니다. 이것은 28GHz에서 신호 감쇠를 30% 줄입니다.
B. 소음 성분 : 아날로그 (민감한) 부품 (예 : 센서)에서 별도의 디지털 (소음) 부품 (예 : 마이크로 프로세서). 그들 사이의 접지 비행기를 사용하여 EMI를 차단하십시오.
C. vias와의 동의 : VIAS 위에 구성 요소를 배치하여 추적 라우팅을 최소화합니다. 이는 임피던스 스파이크를 유발하는 "굽힘"의 수를 줄입니다.
| 배치 전략 | 신호 무결성에 미치는 영향 |
|---|---|
| 5cm <5cm 간격으로 고속 구성 요소 | 28GHz에서 감쇠를 30% 감소시킵니다 |
| 아날로그/디지털 분리 ≥10mm | Crosstalk를 45% 낮 춥니 다 |
| VIAS에 대한 구성 요소 | 임피던스 변화를 20% 줄이기 |
3. 전력 분포 : 안정화 전압
전력 배치가 열악하면 전압 처진 및 소음이 발생합니다. 이것을 다음과 같이 수정하십시오.
A. 구조 커패시터 : IC 파워 핀의 2mm 내에 0.1μf 세라믹 커패시터를 배치하십시오. 이는 고주파 소음을 필터링하고 전압 스파이크를 방지합니다. 큰 IC (예 : FPGA)의 경우 전원 핀 당 하나의 커패시터를 사용하십시오.
B. 파워 평면 근접성 : 전력 평면이 고전류 (예 : 1A+)를 끌어들이는 구성 요소 아래의 영역의 90%를 커버하는지 확인하십시오. 이것은 전류 밀도와 열을 줄입니다.
c.avoid Daisy-Chaining Power : 단일 트레이스를 통해 전력을 여러 구성 요소로 전원으로 배치하지 마십시오. 전력 평면을 사용하여 전압을 직접 전달하여 Droop을 50%절단하십시오.
다층 PCB를위한 라우팅 기술
라우팅은 배치를 기능 회로로 변환합니다. 차동 쌍 라우팅과 같은 기술의 마스터는 협상 할 수 없습니다.
1. 차동 쌍 라우팅 : 고속 신호의 경우
차동 쌍 (반대 신호를 전달하는 2 개의 평행 트레이스)은 10GBPS+ 설계에 필수적입니다. 다음 규칙을 따르십시오.
A. 동등한 길이 : 비아 (타이밍 차이)를 피하기 위해 추적 길이를 ± 0.5mm 이내로 일치시킵니다. SKEW> 1mm는 25Gbps 설계에서 비트 오류를 일으 킵니다.
B. 일관성 간격 : 추적을 0.5–1 배의 트레이스 너비 (예 : 0.2mm 트레이스의 0.2mm 간격)를 유지하여 임피던스 (차동 쌍의 경우 100Ω)를 유지합니다.
c.avoid stubbing : 차동 쌍에 "스터브"(미사용 트레이스 세그먼트)를 추가하지 마십시오. 스튜브는 신호 반사를 유발하여 BER (비트 오류율)을 40%증가시킵니다.
| 차동 쌍 매개 변수 | 사양 | 비준수의 영향 |
|---|---|---|
| 길이 일치 | ± 0.5mm | ske> 1mm = 25Gbps 비트 오류 |
| 간격 | 0.5–1X 추적 너비 | 일관되지 않은 간격 = ± 10Ω 임피던스 변동 |
| 스터브 길이 | <0.5mm | 스터브> 1mm = 40% 더 높은 BER |
2. 임피던스 제어 : 부하와 일치하는 신호
임피던스 불일치 (예 : 75Ω 커넥터에 연결된 50Ω 트레이스)는 성능을 저하시키는 신호 반사를 유발합니다. 제어 임피던스와 함께 :
A. 트레이스 폭/두께 : FR4에서 0.2mm 너비, 1oz 구리 트레이스를 사용하여 (0.1mm 유전체) 50Ω 임피던스를 달성하십시오.
B. Layer 스택 업 : 신호와 지상 평면 사이의 유전체 두께 조정-스커 릭 유전체 증가 임피던스 (예 : 0.2mm 유전체 = 60Ω; 0.1mm = 50Ω).
C.TDR 테스트 : TMD (Time Domain Reflectometer)를 사용하여 임피던스를 측정합니다. 디자인 사양의 변형> ± 10%의 변형이있는 보드.
도구 팁 : Altium Designer의 임피던스 계산기는 목표 임피던스를 충족시키기 위해 추적 폭과 유전체 두께를 자동으로 조정하여 수동 오류를 70%줄입니다.
3. 배치를 통해 : 신호 저하 최소화
VIAS는 층을 연결하지만 고속 신호에 해를 끼치는 인덕턴스와 커패시턴스를 추가하십시오. 다음과 같이 완화하십시오.
A. BLIND/BURIED VIASE : 25GBPS+ 신호의 경우, 홀 vias 대신 블라인드 vias (외부 층을 연결)를 사용하십시오. 이는 인덕턴스를 50%줄입니다.
B. 수를 통해 : 각 비어는 ~ 0.5nh의 인덕턴스를 추가합니다. 40GBPS 신호의 경우 신호 손실을 피하기 위해 VIA를 추적 당 1-2로 제한하십시오.
C. Groun
설계 규칙 및 수표
설계 규칙을 건너 뛰면 결함과 현장 장애가 발생합니다. 협상 할 수없는 수표를 따르십시오.
1. 클리어런스 및 크리히가 : 안전을 먼저
클리어런스 (도체 사이의 공기 갭)과 크리히 지 (단열재를 따라 경로)는 고전압 설계에 비판적인 전기 아크를 방지합니다.
| 전압 레벨 | 클리어런스 (MM) | 크리히 지 (MM) | 표준 참조 |
|---|---|---|---|
| <50V | 0.1 | 0.15 | IPC-2221 클래스 2 |
| 50–250V | 0.2 | 0.3 | IPC-2221 클래스 2 |
| 250–500V | 0.5 | 0.8 | IPC-2221 클래스 3 |
환경 조정 : 습한 또는 먼지가 많은 환경에서는 절연 분해를 방지하기 위해 크리히 생물을 50% (예 : 50–250V의 경우 0.45mm) 증가시킵니다.
2. DFM (제조 설계) : 생산 두통 방지
DFM은 디자인을 효율적으로 구축 할 수 있도록합니다. 주요 점검에는 다음이 포함됩니다.
A. 코퍼 간격 : 에칭 중에 단락을 피하기 위해 구리 기능 사이의 ≥0.1mm 간격을 유지합니다.
B. 드릴 크기 : 표준 드릴 크기 (0.2mm, 0.3mm, 0.5mm)를 사용하여 툴링 비용을 줄입니다. 비표준 크기는 구멍 당 $ 0.10– $ 0.50을 추가합니다.
C. 정체 릴리프 패드 : 고출력 부품 (예 : TO-220)에 슬롯 형 패드를 사용하여 리플 로우 동안 솔더 관절 균열을 방지합니다.
| DFM 확인 | 비준수 영향 | 고치다 |
|---|---|---|
| 구리 간격 <0.1mm | 단락 회로 속도가 12% 더 높습니다 | 간격을 0.1mm+로 증가시킵니다 |
| 비표준 드릴 크기 | 구멍 당 $ 0.50 추가 | IPC 표준 드릴 크기를 사용하십시오 |
| 열 릴리프 패드가 없습니다 | 30% 더 높은 솔더 관절 실패율 | 고출력 부품을 위해 슬롯 형 패드를 추가하십시오 |
3. 산업 표준 : 글로벌 요구 사항 충족
규정 준수는 PCB가 안전하고 신뢰할 수 있으며 시장성을 보장합니다.
| 기준 | 요구 사항 | 응용 프로그램 영역 |
|---|---|---|
| IPC-2221 | 일반 설계 규칙 (통관, 추적 폭) | 모든 다층 PCB |
| IPC-A-610 | 육안 검사 (솔더 조인트, 구성 요소) | 소비자/산업 전자 제품 |
| IATF 16949 | 자동차 별 품질 관리 | EVS, ADAS |
| ISO 13485 | 의료 기기 안전/신뢰성 | 맥박 조정기, 초음파 기계 |
| 로스 | 유해 물질을 제한합니다 (납, 수은) | 글로벌 전자 시장 |
고성능 설계를위한 고급 기술
25GBPS+ 또는 고출력 설계의 경우 기본 라우팅이 충분하지 않습니다. 이러한 고급 전략을 사용하십시오.
1. 고속 라우팅 : 왜곡 최소화
A.Avoid 90 ° 각도 : 45 ° 각도 또는 곡선 트레이스를 사용하여 임피던스 스파이크를 줄입니다. 90 ° 각도는 10% 더 많은 신호 반사를 유발합니다.
B. 제어 트레이스 길이 : 메모리 인터페이스 (예 : DDR5)의 경우, 타이밍 비뚤어지는 것을 피하기 위해 추적 길이를 ± 0.1mm 이내로 일치시킵니다.
C.Shielding : EMI를 차단하기 위해 두 개의 지상 평면 ( "마이크로 스트립"설계) 사이의 고속 추적을 노선-방사선 배출량을 40%줄입니다.
2. EMI 감소 : 소음을 확인하십시오
A. 지상 평면 스티칭 : 내부 지상 평면을 VIAS와 10mm마다 연결하여 EMI를 트랩하는 "Faraday 케이지"를 만듭니다.
B. ferrite 비드 : 고주파 소음 (> 100MHz)을 차단하기 위해 시끄러운 구성 요소 (예 : 마이크로 프로세서)의 전력선에 페라이트 비드를 추가합니다.
C. differential 쌍 트위스트 : 케이블 스타일 라우팅의 경우 트위스트 차동 쌍 (CM 당 1 트위스트)-EMI 픽업을 25%줄입니다.
3. 시뮬레이션 : 프로토 타이핑 전에 검증
시뮬레이션은 결함을 일찍 포착하여 프로토 타입 반복 당 $ 1,000+를 절약합니다.
| 시뮬레이션 유형 | 도구 | 확인하는 것 |
|---|---|---|
| 신호 무결성 | Hyperlynx | 반사, Crosstalk, 지터 |
| 열의 | Ansys Icepak | 핫스팟, 열 확산 |
| 에미 | ANSYS HFSS | 방사 배출, FCC 준수 |
| 전력 분배 | 케이던스 voltagestorm | 전압 처진, 전류 밀도 |
피해야 할 일반적인 실수
숙련 된 엔지니어조차도 이러한 비용이 많이 드는 오류를 만듭니다.
1. 열 시뮬레이션 스키핑 :
A.Mistake : "작은 구성 요소가 과열되지 않는다"고 가정합니다.
B. 결과 : 현장 고장의 35%가 열 관련입니다 (IPC 보고서).
C.fix : 모든 구성 요소의 열 성능을 시뮬레이션하십시오.> 1W.
2.지면 평면 연속성 변속 :
A.Mistake : 적절한 연결없이 분할지면 평면을 만듭니다.
B. 결과 : 신호 반사는 50%증가하여 데이터 손실을 유발합니다.
C.fix : 그라운드 비아를 사용하여 분할 평면을 연결하십시오. "부유"지상 섬을 피하십시오.
3. 불완전한 제조 문서 :
A.Mistake : Gerber 파일 만 보내기 (드릴 가이드 또는 제조 노트 없음).
B. 결과 : 제조 지연의 20%가 누락 된 DOCS에서 비롯됩니다 (PCB 제조업체 조사).
C.fix : 드릴 파일, 제조 도면 및 DFM 보고서를 포함하십시오.
다층 PCB 레이아웃을위한 도구 및 소프트웨어
올바른 도구는 설계를 간소화하고 오류를 줄입니다.
| 소프트웨어 | 사용자 등급 (G2) | 주요 기능 | 가장 좋습니다 |
|---|---|---|---|
| Altium 디자이너 | 4.5/5 | 임피던스 계산기, 3D 시각화 | 전문 엔지니어, 높은 복잡성 |
| 케이던스 앨리 그로 | 4.6/5 | 고속 라우팅, EMI 시뮬레이션 | 5G, 항공 우주 |
| KICAD | 4.6/5 | 오픈 소스, 커뮤니티 지원 | 애호가, 신생 기업 |
| 멘토 xpedition | 4.4/5 | 멀티 보드 디자인, 팀 협업 | 엔터프라이즈 레벨 프로젝트 |
| Autodesk Eagle | 4.1/5 | 학습하기 쉬운 저비용 | 초보자, 간단한 다층 디자인 |
다층 PCB 레이아웃에 대한 LT Circuit의 전문 지식
LT 회로는 다음에 중점을 둔 복잡한 다층 도전을 해결하는 데 전문화됩니다.
A. Signal Integrity : 독점 라우팅 알고리즘을 사용하여 40GBPS 신호의 경우 50Ω/100Ω 임피던스 ± 5%를 유지합니다.
B.Custom Stack-Ups : 5G 용 Rogers RO4350 및 Flex Applications의 폴리이 미드와 같은 재료가있는 4-20 층 보드를 설계합니다.
C. 테스트 : TDR, 열 이미징 및 비행 프로브 테스트로 모든 보드를 검증하여 규정 준수를 보장합니다.
사례 연구 : LT 회로는 5G 기지국의 8 층 PCB를 설계하여 산업 평균보다 28GHz 신호 손실-30% 더 우수합니다.
다층 PCB 레이아웃에 대한 FAQ
Q : 5G PCB의 최소 레이어 수는 얼마입니까?
A : Rogers RO4350 기판을 사용한 6 개의 층 (신호 지상 신호 전력 지상 신호)-수유 층은 과도한 신호 손실 (28GHz에서> 2.5dB/인치)을 유발합니다.
Q : 블라인드와 홀 빅아 중에서 어떻게 선택합니까?
A : 25Gbps+ 신호 (인덕턴스 감소) 및 전력 연결 (5A+)에 대한 통과 홀 VIAS에는 블라인드 vias를 사용하십시오.
Q : 다층 PCB에 DFM이 중요한 이유는 무엇입니까?
A : 다층 보드에는 더 많은 실패 지점이 있습니다 (Vias, Lamination). DFM은 결함을 12%에서 3%로 줄여 재 작업 비용을 줄입니다.
Q : 임피던스 제어에 도움이되는 도구는 무엇입니까?
A : Altium의 임피던스 계산기 및 Cadence의 SIP 레이아웃 도구는 목표 임피던스를 충족시키기 위해 트레이스 폭/유전체를 자동으로 조정합니다.
Q : LT 회로는 고속 다층 설계를 어떻게 지원합니까?
A : LT 회로는 스택 업 최적화, 신호 무결성 시뮬레이션 및 사후 생산 테스트를 제공합니다.
결론
다층 PCB 레이아웃을 마스터하려면 기술 지식, 실제 전략 및 도구 숙련도가 혼합되어야합니다. 레이어 스택 업 최적화부터 EMI 시뮬레이션에 이르기까지 모든 단계는 성능, 신뢰성 및 비용에 영향을 미칩니다. 업계 표준에 따라 일반적인 실수를 피하고 고급 도구를 활용함으로써 엔지니어는 5G 스마트 폰에서 EV에 이르기까지 차세대 전자 제품에 전원을 공급하는 다층 PCB를 설계 할 수 있습니다.
복잡한 프로젝트의 경우 LT Circuit과 같은 전문가와의 파트너십을 통해 디자인이 가장 엄격한 성능 및 제조 가능성 표준을 충족시킬 수 있습니다. 올바른 기술과 지원을 통해 멀티 레이어 PCB는 디자인 과제가 아니라 경쟁 우위가됩니다.
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